内容

目次

第1章 概要 1.1 SystemVerilogの歴史 1.2 SystemVerilogの概要 1.3 SystemVerilogによるハードウェアモデリング 1.4 論理合成とシミュレーション 1.5 デザインの表現形式 1.6 デザインの表現法 1.7 デザインの記述法 1.8 本書でのシンタックス記述法 1.9 本書の対象者と目的 1.10 本書の構成 1.11 例題に関して 1.12 SystemVerilog記述と回路構成図 1.13 本書の記法 第2章 データタイプ 2.1 データタイプとデータオブジェクト 2.2 論理値 2.3 ネットと変数 　2.3.1 ネット 　2.3.2 変数 2.4 4-state型 2.5 2-state型 2.6 integralデータタイプ 2.7 real／shortreal／realtime 2.8 stringデータタイプ 2.9 eventデータタイプ 2.10 enumデータタイプ 2.11 typedef 2.12 定数 　2.12.1 数を示すリテラル 　2.12.2 '0／'1／'x／'z 　2.12.3 timeリテラル 　2.12.4 stringリテラル 　2.12.5 ストラクチャリテラル 　2.12.6 アレイリテラル 2.13 パラメータ 第3章 メンバーで構成されるデータタイプ 3.1 ストラクチャ 　3.1.1 packedストラクチャ 　3.1.2 ストラクチャへの値の設定 3.2 ユニオン 　3.2.1 packedユニオン 　3.2.2 タグ付きユニオン 3.3 packedアレイとunpackedアレイ 　3.3.1 packedアレイ 　3.3.2 unpackedアレイ 3.4 固定サイズのアレイ 3.5 ダイナミックアレイ 　3.5.1 機能と使用法 　3.5.2 ダイナミックアレイを操作するメソッド 3.6 associativeアレイ 　3.6.1 associativeアレイのメソッド 　3.6.2 associativeアレイリテラル 　3.6.3 整数型のキーを持つassociativeアレイ 3.7 キュー 　3.7.1 機能と使用法 　3.7.2 キューを操作するメソッド 第4章 式 4.1 オペレータ 　4.1.1 代入オペレータ 　4.1.2 インクリメントとデクリメントオペレータ 　4.1.3 算術オペレータ 　4.1.4 算術式の型 　4.1.5 比較オペレータ 　4.1.6 等価オペレータ 　4.1.7 ワイルドカード等価オペレータ 　4.1.8 論理オペレータ 　4.1.9 bitwiseオペレータ 　4.1.10 計算オペレータ 　4.1.11 シフトオペレータ 　4.1.12 条件オペレータ 　4.1.13 結合オペレータ 　4.1.14 insideオペレータ 4.2 演算精度 　4.2.1 計算精度を失いやすいケース 　4.2.2 オペレータの演算精度 　4.2.3 注意すべき演算精度 4.3 オペランド 　4.3.1 ビットセレクト 　4.3.2 パートセレクト 第5章 代入文 5.1 連続代入文 5.2 ビヘイビア代入文 　5.2.1 ブロッキング代入文 　5.2.2 ノンブロッキング代入文 5.3 パターン指定による代入 5.4 ネットと変数の宣言と値の設定 5.5 左辺と右辺のビット長が異なる場合の代入文 　5.5.1 右辺が左辺よりも長い場合 　5.5.2 左辺が右辺よりも長い場合 第6章 プロセス 6.1 概要 6.2 センシティビティリスト 6.3 エッジセンシティブイベント制御 6.4 レベルセンシティブイベント制御 6.5 レベルセンシティブとエッジセンシティブの差異 6.6 ディレーによる制御 6.7 代入内タイミング制御 6.8 ブロック文 　6.8.1 begin-endブロック 　6.8.2 fork-joinブロック 　6.8.3 wait fork文 6.9 always_comb 6.10 always @(*) 6.11 always_latch 6.12 always_ff 6.13 always 第7章 実行文 7.1 if文 　7.1.1 シンタックス 　7.1.2 unique-if文 　7.1.3 priority-if文 　7.1.4 if文とinsideオペレータ 　7.1.5 if文による基本的回路の表現法 7.2 case／casez／casex文 　7.2.1 シンタックス 　7.2.2 case文 　7.2.3 casezとcasex文 　7.2.4 unique-case／unique0-case／priority-case文 　7.2.5 case文とinsideオペレータ 　7.2.6 if文とcasexのプライオリティ 7.3 ループ文 　7.3.1 for文 　7.3.2 foreach文 　7.3.3 repeat文 　7.3.4 while文 　7.3.5 do-while文 　7.3.6 forever文 7.4 return文 7.5 break文 7.6 continue文 第8章 タスクとファンクション 8.1 ポートリスト 8.2 ファンクションの制限 8.3 引数に標準値を指定する方法 8.4 タスクの使用例 8.5 ファンクションの使用例 8.6 アレイとサブルーティンの引数 8.7 always_combとalways_latchにおけるタスク呼び出し 第9章 設計および検証のためのビルディングブロック 9.1 インターフェース 　9.1.1 インターフェースの機能概要 　9.1.2 ジェネリックインターフェースによる接続 　9.1.3 modport 　9.1.4 インターフェース使用例 9.2 プログラム 　9.2.1 概要 　9.2.2 シンタックス 　9.2.3 プログラムによる検証例 9.3 チェッカー 　9.3.1 概要 　9.3.2 シンタックス 　9.3.3 機能 　9.3.4 自由変数 第10章 パッケージ 10.1 パッケージの定義法 10.2 パッケージの使用法 10.3 stdパッケージ 第11章 モジュール 11.1 シンタックス 11.2 ポートリスト 　11.2.1 ポートの方向に関するルール 　11.2.2 ポートの種類 11.3 VerilogスタイルとSystemVerilogスタイル 　11.3.1 モジュールヘッダ 　11.3.2 reg変数 11.4 パラメータ化したモジュール 11.5 モジュールインスタンス 11.6 トップレベルモジュール 11.7 パッケージのインポート 11.8 未定義モジュールの宣言 11.9 階層名称 11.10 階層構造の構築例 11.11 ファンクションを使用するデザイン 11.12 最適な記述 第12章 クラス 12.1 概要 12.2 シンタックス 12.3 クラスオブジェクト 12.4 クラスプロパティとメソッドへのアクセス 12.5 コンストラクタ 12.6 クラスインヘリタンスとサブクラス 12.7 タイプ指定のコンストラクタ呼び出し 12.8 staticクラスプロパティ 12.9 staticクラスメソッド 12.10 thisハンドル 12.11 virtualメソッド 12.12 メンバーへのアクセス制限 12.13 メソッドをクラスの外に記述する方法 12.14 クラスのフォワード宣言 12.15 virtualインターフェース 第13章 システムタスクとシステムファンクション 13.1 $displayと$write 13.2 $sformatと$sformatf 13.3 シミュレーション時間取得ファンクション 13.4 モニタリング 13.5 情報取得ファンクション 13.6 ビットvectorシステムファンクション 13.7 サンプル値を参照するためのファンクション 13.8 シミュレーション制御 13.9 乱数発生ファンクション 13.10 コマンドラインの操作 第14章 コンパイラディレクティブ 14.1 `include文 14.2 `define 文 　14.2.1 標準的な定義法 　14.2.2 接頭辞および接尾辞を持つ名称の生成 14.3 文字列内のパラメータ展開 14.4 `ifdefと`ifndef文 14.5 `endif文 14.6 `__FILE__と`__LINE__ 14.7 `timescaleコンパイラディレクティブ 第15章 シミュレーション実行モデル 15.1 スケジューリング領域 15.2 スケジューリング領域と検証のタイミング 第16章 ゲートプリミティブ 16.1 ビルトインゲートとスウィッチ 16.2 and／nand／nor／or／xor／xnorゲート 16.3 bufゲートとnotゲート 16.4 インスタンスのアレイ 第17章 補足 17.1 SystemVerilogの規則 　17.1.1 白空白 　17.1.2 コメント 　17.1.3 オペレータ 　17.1.4 名称，キーワード，システム名称 　17.1.5 エスケープ名称 　17.1.6 キーワード 　17.1.7 システム名称 　17.1.8 ビルトインメソッド 　17.1.9 コンパイルとエラボレーション 　17.1.10 コンパイルユニット 17.2 クロッキングブロック 17.3 ハーフアダーとフルアダー 　17.3.1 ハーフアダー 　17.3.2 フルアダー 　17.3.3 ハーフアダーとフルアダーの計算アルゴリズムのまとめ 17.4 本書で割愛したSystemVerilog機能