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MeL
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【MeL】SystemVerilogによるFPGA/ディジタル回路設計入門(DL不可)

小林 和淑, 寺澤 真一, 𠮷河 武文, 塩見 準, 門本 淳一郎  著

小林 和淑  監修
    数量 冊 
価格 \10,890(税込)         

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発行年月 2023年11月
出版社/提供元
言語 日本語
媒体 電子
ページ数/巻数 8p,183p
ジャンル 和書/理工学/電気・電子工学/電気機器
商品コード 1037972922
NDC分類 549.7
基本件名 集積回路
本の性格 実務向け
商品URL
参照
https://kw.maruzen.co.jp/ims/itemDetail.html?itmCd=1037972922

内容

SystemVerilogによる回路設計を実践的に解説。SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。SystemVerilog は、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています.Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V(リスク ファイブ)設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。

目次

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