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【MeL】SystemVerilogによるFPGA/ディジタル回路設計入門（DL不可）

小林和淑, 寺澤真一, 𠮷河武文, 塩見準, 門本淳一郎　著

小林和淑　監修


価格 \10,890（税込）
※表示価格は「学術機関向け・同時1アクセス」の価格となります。ご注文を承った際には、実際のご契約内容により算出した価格でご請求いたします。

発行年月	2023年11月
出版社／提供元	オーム社
言語	日本語
媒体	電子
ページ数／巻数	8p,183p
ジャンル	和書／理工学／電気・電子工学／電気機器
商品コード	1037972922
NDC分類	549.7
基本件名	集積回路
本の性格	実務向け
商品URL	https://kw.maruzen.co.jp/ims/itemDetail.html?itmCd=1037972922

内容

SystemVerilogによる回路設計を実践的に解説。SystemVerilogによるFPGA/ASIC 設計方法を解説する入門書です。SystemVerilog は、はデジタル回路設計のデファクトスタンダードであるVerilog HDLを拡張した言語で、検証に関する機能が強化されています．Verilog HDLは、ライバルであるVHDLに比べて比較的書きやすい言語といわれています。本書は、若い技術者や学生向けに最近のSystemVerilogによるデジタル回路設計を解説するものです。FPGAへの実装やデジタル回路自体の基礎からSystemVerilogによるRISC V（リスクファイブ）設計、Verilog HDLと比較しての注意点など、実践的な内容を解説しています。

第1章　ハードウェア記述言語による FPGA/ASIC 設計第2章　FPGA への実装入門第3章　ディジタル回路入門第4章　SystemVerliog による順序回路設計第5章　SystemVerilog による FPGA の設計と実装第6章　SystemVerilog による ASIC 設計第7章　SystemVerilogとVerilog HDLの対比と記述の罠